双核SoC芯片扫描链测试设计与实现

作者:刘广东; 石国帅; 徐浩然

摘要:针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路;根据双核SoC中DSP硬核、CP,在CPU软核和其它硬件逻辑中插入新的扫描链电路;扫描链测试支持固定型故障测试和时延相关故障测试;针U软核特点采用不同的扫描链设计方案:利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试;采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。

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关键词:
  • 可测性设计
  • 扫描链测试
  • 双核
  • 片上时钟控制

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期刊名称:计算机测量与控制

期刊级别:统计源期刊

期刊人气:10972

杂志介绍:
主管单位:中国航天科工集团公司
主办单位:中国计算机自动测量与控制技术协会
出版地方:北京
快捷分类:计算机
国际刊号:1671-4598
国内刊号:11-4762/TP
邮发代号:82-16
创刊时间:1993
发行周期:月刊
期刊开本:A4
下单时间:1-3个月
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综合影响因子:1